23rd HumanTech Paper Award 은상(Circuit Design) 수상 

지난 2월 7일 포스텍 전자전기공학과 통합과정 조화숙씨(논문지도:심재윤 교수)가  삼성전자가 주최한 ‘제23회 휴먼테크논문대상’에서 “A 0.0047mm2 highly synthesizable TDC- and DCO-less fractional-N PLL with a seamless lock range”란 주제로 Circuit Design 분과 은상을 수상하였다.

본 논문은 클락 생성회로 PLL에서 TDC와 DCO를 사용하지 않는 phase-locked direct digital synthesizer(PLDDS)라는 새로운 구조를 제안함으로써 전체회로를 Verilog 언어만을 사용하여 구현하였다. 이 덕분에 새로운 PLL은 반도체 집적 공정의 변화에도 재사용이 가능하고, 발표된 논문들 중 가장 작은 면적을 갖게 되는 등 설계 비용 절감에 큰 장점을 보여 다양한 산업기술 분야에 활용 될 수 있을 것으로 기대된다.

이번 제 23회 휴먼테크논문대상에서는 총 1,830편 중 116편의 논문이 수상하였다.