국제전문학술지

• A Delay Locked Loop With a Feedback Edge Combiner of Duty-Cycle Corrector With a 20%–80% Input Duty Cycle for SDRAMs, IEEE TRANSACTIONS ON CIRCUITS AND SYSTEMS—II: EXPRESS BRIEFS, , 63, – (2016)
• A Single-Chip 32-Channel Analog Beamformer With 4-ns Delay Resolution and 768-ns Maximum Delay Range for Ultrasound Medical Imaging With a Linear Array Transducer, IEEE TRANSACTIONS ON BIOMEDICAL CIRCUITS AND SYSTEMS, , 9, 138-151 (2015)
• An Approximate Closed-Form Transfer Function Model for Diverse Differential Interconnects, IEEE TRANSACTIONS ON CIRCUITS AND SYSTEMS I-REGULAR PAPERS, , 62, 1335-1344 (2015)
• Analytical Formulas for Tradeoff Among Channel Loss, Length, and Frequency of RC- and LC-Dominant Single-Ended Interconnects for Fast Equalized Link Tradeoff Estimation, IEEE TRANSACTIONS ON COMPONENTS PACKAGING AND MANUFACTURING TECHNOLOGY, , 5, 1497-1506 (2015)
• An LCD-VCOM-Noise Resilient Mutual-Capacitive Touch-Sensor IC Chip With a Low-Voltage Driving Signal, IEEE SENSORS JOURNAL, , 15, 4595-4602 (2015)
• An Adaptive-Bandwidth Referenceless CDR with Small-area Coarse and Fine Frequency Detectors, JOURNAL OF SEMICONDUCTOR TECHNOLOGY AND SCIENCE, , 15, 404-416 (2015)
• An In-Band Noise Filtering 32-tap FIR-Embedded Delta Sigma Digital Fractional-N PLL, JOURNAL OF SEMICONDUCTOR TECHNOLOGY AND SCIENCE, , 15, 342-348 (2015)
• An OTA with Positive Feedback Bias Control for Power Adaptation Proportional to Analog Workloads, JOURNAL OF SEMICONDUCTOR TECHNOLOGY AND SCIENCE, , 15, 326-333 (2015)
• Cost-Efficient and Automatic Large Volume Data Acquisition Method for On-Chip Random Process Variation Measurement, JOURNAL OF SEMICONDUCTOR TECHNOLOGY AND SCIENCE, , 15, 184-193 (2015)
• An Adaptive Equalizer for High-Speed Receiver using a CDR-Assisted All-Digital Jitter Measurement, JOURNAL OF SEMICONDUCTOR TECHNOLOGY AND SCIENCE, , 15, 155-167 (2015)
• EMI issues in pseudo-differential signaling for SDRAM interface, JOURNAL OF SEMICONDUCTOR TECHNOLOGY AND SCIENCE, , 15, 455-462 (2015)
• A Single-Stage 37 dB-Linear Digitally-Controlled Variable Gain Amplifier for Ultrasound Medical Imaging, JOURNAL OF SEMICONDUCTOR TECHNOLOGY AND SCIENCE, , 14, 579-587 (2014)
• A 0.5-V, 1.47-mu W 40-kS/s 13-bit SAR ADC With Capacitor Error Compensation, IEEE TRANSACTIONS ON CIRCUITS AND SYSTEMS II-EXPRESS BRIEFS, , 61, 840-844 (2014)
• An Approximate Closed-Form Channel Model for Diverse Interconnect Applications, IEEE TRANSACTIONS ON CIRCUITS AND SYSTEMS I-REGULAR PAPERS, , 61, 3034-3043 (2014)
• Analysis of an Open-Loop Time Amplifier With a Time Gain Determined by the Ratio of Bias Current, IEEE TRANSACTIONS ON CIRCUITS AND SYSTEMS II-EXPRESS BRIEFS, , 61, 481-485 (2014)
• Current-Mode Transceiver for Silicon Interposer Channel, IEEE JOURNAL OF SOLID-STATE CIRCUITS, , 49, 2044-2053 (2014)
• Verilog Modeling of Transmission Line for USB 2.0 High-Speed PHY Interface, JOURNAL OF SEMICONDUCTOR TECHNOLOGY AND SCIENCE, , 14, 463-470 (2014)
• An 80 mV-Swing Single-Ended Duobinary Transceiver With a TIA RX Termination for the Point-to-Point DRAM Interface, IEEE JOURNAL OF SOLID-STATE CIRCUITS, , 49, 2618-2630 (2014)
• A 40-mV-Swing Single-Ended Transceiver for TSV with a Switched-Diode RX Termination, Circuits and Systems II: Express Briefs, IEEE Transactions on, , 61, 987-991 (2014)
• An Interleaved Data Acquisition to Reduce Common Noise in Coronary Doppler Vibrometry, 2014 IEEE INTERNATIONAL ULTRASONICS SYMPOSIUM (IUS), , , 1300-1303 (2014)
• A Channel Model of Scaled RC-dominant Wires for High-Speed Wireline Transceiver Design, JOURNAL OF SEMICONDUCTOR TECHNOLOGY AND SCIENCE, , 13, 482-491 (2013)
• A 5 Gb/s Single-Ended Parallel Receiver With Adaptive Crosstalk-Induced Jitter Cancellation, IEEE JOURNAL OF SOLID-STATE CIRCUITS, , 48, 2118-2127 (2013)
• A 10-bit 25-MS/s 1.25-mW Pipelined ADC With a Semidigital Gm-Based Amplifier, IEEE TRANSACTIONS ON CIRCUITS AND SYSTEMS II-EXPRESS BRIEFS, , 60, 142-146 (2013)
• A QDR-Based 6-GB/s Parallel Transceiver With Current-Regulated Voltage-Mode Output Driver and Byte CDR for Memory Interface, IEEE TRANSACTIONS ON CIRCUITS AND SYSTEMS II-EXPRESS BRIEFS, , 60, 91-95 (2013)
• A 300-MS/s, 1.76-ps-Resolution, 10-b Asynchronous Pipelined Time-to-Digital Converter With on-Chip Digital Background Calibration in 0.13-mu m CMOS, IEEE JOURNAL OF SOLID-STATE CIRCUITS, , 48, 516-526 (2013)
• A Digital-Domain Calibration of Split-Capacitor DAC for a Differential SAR ADC Without Additional Analog Circuits, IEEE, Trans. on Circuits and Systems I, , 60, 2845-2856 (2013)
• A FIR-Embedded Phase Interpolator Based Noise Filtering for Wide-Bandwidth Fractional-N PLL, IEEE Journal of Solid-State Circuits, , 48, 2795-2804 (2013)
• A Transmitter to Compensate for Crosstalk-Induced Jitter by Subtracting a Rectangular Crosstalk Waveform From Data Signal During the Data Transition Time in Coupled Microstrip Lines, IEEE Journal of Solid-State Circuits, , 47, 2068-2079 (2012)
• A 1.9-GHz Fractional-N Digital PLL With Subexponent Delta Sigma TDC and IIR-Based Noise Cancellation, IEEE TRANSACTIONS ON CIRCUITS AND SYSTEMS II-EXPRESS BRIEFS, , 59, 721-725 (2012)
• A 2 GHz Fractional-N Digital PLL with 1b Noise Shaping Delta Sigma TDC, IEEE JOURNAL OF SOLID-STATE CIRCUITS, , 47, 875-883 (2012)
• A 1.25 ps Resolution 8b Cyclic TDC in 0.13 mu m CMOS, IEEE JOURNAL OF SOLID-STATE CIRCUITS, , 47, 736-743 (2012)
• A 21 fJ/Conversion-Step 100 kS/s 10-bit ADC With a Low-Noise Time-Domain Comparator for Low-Power Sensor Interface, IEEE JOURNAL OF SOLID-STATE CIRCUITS, , 46, 651-659 (2011)
• A 1GHz digital PLL with a 3ps-resolution floating-point number TDC in a 0.18μm CMOS, IEEE TRANSACTIONS ON CIRCUITS AND SYSTEMS II-EXPRESS BRIEFS, , 58, 70-74 (2011)
• A 110 MHz-to-1.4 GHz locking 40-phase all-digital DLL, IEEE J. SolidState Circuits, , 46, 435-444 (2011)
• 5-Gb/s Peak Detector Using a Current Comparator and a Three-State Charge Pump, IEEE TRANSACTIONS ON CIRCUITS AND SYSTEMS II-EXPRESS BRIEFS, , 58, 269-273 (2011)
• A Single-Loop SS-LMS Algorithm with Single-Ended Integrating DFE Receiver for Multi-Drop DRAM Interface, IEEE JOURNAL OF SOLID-STATE CIRCUITS, , 46, 2053-2063 (2011)
• A 2-Gb/s Intrapanel Interface for TFT-LCD With a VSYNC-Embedded Subpixel Clock and a Cascaded Deskew and Multiphase DLL, IEEE TRANSACTIONS ON CIRCUITS AND SYSTEMS II-EXPRESS BRIEFS, , 58, 687-691 (2011)
• A Single-Loop SS-LMS Algorithm With Single-Ended Integrating DFE Receiver for Multi-Drop DRAM Interface, IEEE JOURNAL OF SOLID-STATE CIRCUITS, , 46, 2053-2063 (2011)
• A Wide Lock-Range Referenceless CDR with Automatic Frequency Acquisition, Journal of Electrical and Computer Engineering, , , – (2011)
• A Digital Differential Transmitter with Pseudo-LVDS Output Driver and Digital Mismatch Calibration, IEICE TRANSACTIONS ON ELECTRONICS, , E93C, 132-135 (2010)
• A High-Throughput On-Chip Variation Monitoring Circuit for MOSFET Threshold Voltage using VCDL and Time-to-Digital Converter, IEICE TRANSACTIONS ON ELECTRONICS, , E93-C, 1333-1337 (2010)
• Serpentine Microstrip Lines With Zero Far-End Crosstalk for Parallel High-Speed DRAM Interfaces, IEEE TRANSACTIONS ON ADVANCED PACKAGING, , 33, 552-558 (2010)
• A 5 Gb/s Transmitter With a TDR-Based Self-Calibration of Preemphasis Strength, IEEE TRANSACTIONS ON CIRCUITS AND SYSTEMS II-EXPRESS BRIEFS, , 57, 379-383 (2010)
• A 1 GHz ADPLL With a 1.25 ps Minimum-Resolution Sub-Exponent TDC in 0.18 mu m CMOS, IEEE JOURNAL OF SOLID-STATE CIRCUITS, , 45, 2874-2881 (2010)
• An Analysis and Design Methodology of Resistor-Based Phase Error Averaging for Multiphase Generation, IEICE TRANSACTIONS ON ELECTRONICS, , E93C, 1662-1669 (2010)
• A Crosstalk-and-ISI Equalizing Receiver in 2-Drop Single-Ended SSTL Memory Channel, Proceedings of the Custom Integrated Circuits Conference, , , – (2010)
• A Slew-Rate Controlled Transmitter to Compensate for the Crosstalk-Induced Jitter of Coupled Microstrip Lines, Proceedings of the Custom Integrated Circuits Conference, , , – (2010)
• A TX Clock Timing Technique for the CIJ Compensation of Coupled Microstrip Lines, JOURNAL OF SEMICONDUCTOR TECHNOLOGY AND SCIENCE, , 10, 232-239 (2010)
• A Gate-Leakage Insensitive 0.7-V 233-nW ECG Amplifier using Non-Feedback PMOS Pseudo-Resistors in 0.13-mu m N-well CMOS, JOURNAL OF SEMICONDUCTOR TECHNOLOGY AND SCIENCE, , 10, 309-315 (2010)
• Reduction of Transient Far-End Crosstalk Voltage and Jitter in DIMM Connectors for DRAM Interface, IEEE MICROWAVE AND WIRELESS COMPONENTS LETTERS, , 19, 15-17 (2009)
• A Distortion-Free General Purpose LVDS Driver, IEICE TRANSACTIONS ON ELECTRONICS, , E92C, 278-280 (2009)
• A 4 Gb/s 3-bit Parallel Transmitter With the Crosstalk-Induced Jitter Compensation Using TX Data Timing Control, IEEE JOURNAL OF SOLID-STATE CIRCUITS, , 44, 2891-2900 (2009)
• An Interpolating Digitally Controlled Oscillator for a Wide-Range All-Digital PLL, IEEE TRANSACTIONS ON CIRCUITS AND SYSTEMS I-REGULAR PAPERS, , 56, 2055-2063 (2009)
• A 2-Gb/s CMOS Integrating Two-Tap DFE Receiver for Four-Drop Single-Ended Signaling, IEEE TRANSACTIONS ON CIRCUITS AND SYSTEMS I-REGULAR PAPERS, , 56, 1645-1656 (2009)
• A Low-Voltage High-Speed CMOS Inverter-Based Digital Differential Transmitter with Impedance Matching Control and Mismatch Calibration, JOURNAL OF SEMICONDUCTOR TECHNOLOGY AND SCIENCE, , 9, 14-21 (2009)
• A single-data-bit blind oversampling data-recovery circuit with an add-drop FIFO for USB2.0 high-speed interface, IEEE TRANSACTIONS ON CIRCUITS AND SYSTEMS II-EXPRESS BRIEFS, , 55, 156-160 (2008)
• FEXT-eliminated stub-alternated microstrip line for multi-gigabit/second parallel links, ELECTRONICS LETTERS, , 44, 272-273 (2008)
• Deadzone-minimized systematic offset-free phase detectors, IEICE TRANSACTIONS ON ELECTRONICS, , E91C, 1525-1528 (2008)
• A Serpentine Guard Trace to Reduce the Far-End Crosstalk Voltage and the Crosstalk Induced Timing Jitter of Parallel Microstrip Lines, IEEE TRANSACTIONS ON ADVANCED PACKAGING, , 31, 809-817 (2008)
• A LOW-VOLTAGE OP AMP WITH DIGITALLY CONTROLLED ALGORITHMIC APPROXIMATION, PROCEEDINGS OF THE CUSTOM INTEGRATED CIRCUITS CONFERENCE, , , 499-502 (2008)
• A low-voltage OP amp with digitally controlled algorithmic approximation, Proceedings of the Custom Integrated Circuits Conference, , , 499-502 (2008)
• An 8.8-GS/s 6-bit CMOS time-interleaved flash analog-to-digital converter with multi-phase clock generator, IEICE TRANSACTIONS ON ELECTRONICS, , E90C, 1156-1164 (2007)
• A three-data differential signaling over four conductors with pre-emphasis and equalization: A CMOS current mode implementation, IEEE JOURNAL OF SOLID-STATE CIRCUITS, , 41, 633-641 (2006)
• Extraction of LRGC matrices for 8-coupled uniform Lossy transmission lines using 2-port VNA measurements, IEICE TRANSACTIONS ON ELECTRONICS, , E89C, 410-419 (2006)
• A digital CMOS PWCL with fixed-delay rising edge and digital stability control, IEEE TRANSACTIONS ON CIRCUITS AND SYSTEMS II-EXPRESS BRIEFS, , 53, 1063-1067 (2006)
• An all-digital CMOS duty cycle correction circuit with a duty-cycle correction range of 15-to-85% for multi-phase applications, IEICE TRANSACTIONS ON ELECTRONICS, , E88C, 773-777 (2005)
• A VCDL-based 60-760-MHz dual-loop DLL with infinite phase-shift capability and adaptive-bandwidth scheme, IEEE JOURNAL OF SOLID-STATE CIRCUITS, , 40, 1119-1129 (2005)
• An 8-GS/s 4-bit 340 mW CMOS time interleaved flash analog-to-digital converter, IEICE TRANSACTIONS ON FUNDAMENTALS OF ELECTRONICS COMMUNICATIONS AND COMPUTER SCIENCES, , E87A, 350-356 (2004)
• A decision feedback equalizing receiver for the SSTL SDRAM interface with clock-data skew compensation, IEICE TRANSACTIONS ON ELECTRONICS, , E87C, 809-817 (2004)
• A 66-333-MHz 12-mW register-controlled DLL with a single delay line and adaptive-duty-cycle clock dividers for production DDR SDRAMs, IEEE JOURNAL OF SOLID-STATE CIRCUITS, , 39, 2087-2092 (2004)
• An 8-bit 200 MS/s CMOS folding/interpolating analog-to-digital converter, IEICE TRANSACTIONS ON ELECTRONICS, , E86C, 676-681 (2003)
• Two-phase boosted voltage generator for low-voltage DRAMs, IEEE JOURNAL OF SOLID-STATE CIRCUITS, , 38, 1726-1729 (2003)
• CMOS digital duty cycle correction circuit for multi-phase clock, ELECTRONICS LETTERS, , 39, 1383-1384 (2003)
• CMOS sense-amplifier type flip-flop having improved setup/hold margin, IEICE TRANSACTIONS ON ELECTRONICS, , E86C, 2508-2510 (2003)
• A temperature- and supply-insensitive fully on-chip 1 Gb/s CMOS open-drain output driver for high-bandwidth DRAMs, IEICE TRANSACTIONS ON ELECTRONICS, , E85C, 204-211 (2002)
• A CMOS transceiver for DRAM bus system with a demultiplexed equalization scheme, IEEE JOURNAL OF SOLID-STATE CIRCUITS, , 37, 245-250 (2002)
• A compact radix-64 54 x 54 CMOS redundant binary parallel multiplier, IEICE TRANSACTIONS ON ELECTRONICS, , E85C, 1342-1350 (2002)
• A CMOS high-speed wide-range programmable counter, IEEE TRANSACTIONS ON CIRCUITS AND SYSTEMS II-ANALOG AND DIGITAL SIGNAL PROCESSING, , 49, 638-642 (2002)
• Full-swing CMOS output driver using on-chip capacitors, with fast rise time and small overshoot, ELECTRONICS LETTERS, , 37, 484-485 (2001)
• An analytic time jitter equation of NRZ signals in uniformly loaded PCB transmission lines, IEICE TRANSACTIONS ON ELECTRONICS, , E84C, 1264-1266 (2001)
• Empirical equations on electrical parameters of coupled microstrip lines for crosstalk estimation in printed circuit board, IEEE TRANSACTIONS ON ADVANCED PACKAGING, , 24, 521-527 (2001)
• Two-phase boosted voltage generator for low-voltage giga-bit DRAMs, IEICE TRANSACTIONS ON ELECTRONICS, , E83C, 266-269 (2000)
• CMOS sense amplifier-based flip-flop with two N-(CMOS)-M-2 output latches, ELECTRONICS LETTERS, , 36, 498-500 (2000)
• A 1-Gb/s bidirectional I/O buffer using the current-mode scheme, IEEE JOURNAL OF SOLID-STATE CIRCUITS, , 34, 529-535 (1999)
• Empirical equations for electrical parameters of coupled microstrip lines with one side exposed to air, ELECTRONICS LETTERS, , 35, 906-907 (1999)
• Single-chip implementation of a 32-bit motor-drive-specific microcontroller with floating-point unit, IEICE TRANSACTIONS ON ELECTRONICS, , E82C, 1699-1706 (1999)
• A low-power half-swing clocking scheme for flip-flop with complementary gate and source drive, IEICE TRANSACTIONS ON ELECTRONICS, , , 1777-1779 (1999)
• Fully on-chip current controlled open-drain output driver for high-bandwidth drams, IEICE TRANSACTIONS ON ELECTRONICS, , E82C, 2101-2104 (1999)
• A low-power half-swing clocking scheme for flip-flop with complementary gate and source drive, IEICE TRANSACTIONS ON ELECTRONICS, , E82C, 1777-1779 (1999)
• Two-phase back-bias generator for low-voltage gigabit DRAMs, ELECTRONICS LETTERS, , 34, 1831-1833 (1998)
• Analysis and prevention of DRAM latch-up during power-on, IEEE JOURNAL OF SOLID-STATE CIRCUITS, , 32, 79-85 (1997)
• Adaptive biasing folded cascode CMOS OP amp with continuous-time push-pull CMFB scheme, IEICE TRANSACTIONS ON ELECTRONICS, , E80C, 1203-1210 (1997)
• All-CMOS temperature independent current reference, ELECTRONICS LETTERS, , 32, 1280-1281 (1996)
• A temperature-insensitive current controlled CMOS output driver, IEICE TRANSACTIONS ON ELECTRONICS, , E79C, 1726-1732 (1996)

국내전문학술지

• Twin-well Non epitaxial CMOS Substrate에서의 노이즈 분석을 위한 Substrate Resistance 및 Guard-ring 모델링, 전자공학회논문지 SD, , 44, 32-42 (2007)
• PCB상 SINGLE 및 DIFFERENTIAL VIA의 전기적 파라미터 추출, 전자공학회논문지 SD, , 42, 45-52 (2005)
• UTMI 표준에 부합하는 USB2.0 송수신기 칩 설계, 전자공학회논문지 SD, , 42, 31-38 (2005)
• UNIVERSAL SERIAL BUS(USB) TRANSCEIVER CHIP 설계, 전자공학회논문지, , 31, 1134-1153 (2004)
• 저전압 DRAM 회로 설계 검토 및 제안, 전자공학회논문지 SD, , 38, 9-23 (2001)
• 제곱근 회로를 이용한 온도와 공급전압에 둔감한 CMOS 정전류원, 전자공학회논문지, , 34, 37-42 (1997)
• 대역 제한된 직접 시퀀스 CDMA 확산대역 신호을 위한 전 디지탈 부호획득및 추적 루우프의 FPGA구현, 전자공학회논문지, , 33, 161-171 (1996)
• 집적회로 소자의 모델 파라미터 추출 및 회로최적화 프로그램 PHOEMICS의 구현, 전자공학회지, , 31, 149-157 (1994)
• RAPHAEL 프로그램을 이용한 인텔i486 마이크로 프로세서의 168 pin PGA 패키지 인덕턴스 모델링, 전자공학회논문지 A, , 31, 1351-1357 (1994)

일반학술지

• A 1.2V 7-bit 1GS/s CMOS Flash ADC with Cascaded Voting and Offset Calibration, Journal of Semiconductor Technology and Science, , 8, – (2008)
• A 1.2V 7-bit 1GS/s CMOS Flash ADC with Cascaded Voting and Offset Calibration, Journal of Semiconductor Technology and Science, , , – (2008)
• A Design Guide of 3-stage CMOS Operational Amplifier with Nested Gm-C Frequency Compensation, JOURNAL OF SEMICONDUCTOR TECHNOLOGY AND SCIENCE, , 7, 20-27 (2007)
• A SSN-Reduced 5Gb/s Parallel Transmitter, JOURNAL OF SEMICONDUCTOR TECHNOLOGY AND SCIENCE, , 7, 235-240 (2007)
• A 0.12GHz-1.4GHz DLL-based clock generator with a multiplied 4-phase clock using a 0.18um CMOS process, JOURNAL OF SEMICONDUCTOR TECHNOLOGY AND SCIENCE, , 6, 264-269 (2006)
• HIGH-SPEED SIGNALING IN SDRAM BUS INTERFACE CHANNELS : REVIEW, JOURNAL OF SEMICONDUCTOR TECHNOLOGY AND SCIENCE, , 1, 50-69 (2001)
• POSTECH-SPICE: An Enhanced Version of SPICE3 with New DC Operating Point Computation Routines, , , 0, 443-446 (1995)
• SIMULTANEOUS SWITCHING NOISE ANALYSIS OF A 16-MB X 9 DRAM SIMM MEMORY MODULE, INTERNATIONAL JOURNAL OF HIGH SPEED ELECTRONICS AND SYSTEMS, , 6, 647-668 (1995)
• A NON-QUASI-STATIC MOSFET MODEL FOR SPICE-AC ANALYSIS, IEEE TRANSACTIONS ON COMPUTER-AIDED DESIGN OF INTEGRATED CIRCUITS AND SYSTEMS, , 11, 1247-1257 (1992)
• A charge conserving non-quasi-static (NQS) MOSFET model for SPICE transient analysis, IEEE TRANSACTIONS ON COMPUTER-AIDED DESIGN OF INTEGRATED CIRCUITS AND SYSTEMS, , 10, 629-642 (1991)
• A charge sheet capacitance model of short channel MOSFETs for SPICE, IEEE TRANSACTIONS ON COMPUTER-AIDED DESIGN OF INTEGRATED CIRCUITS AND SYSTEMS, , 10, 376-389 (1991)

• A Slew-Rate Controlled Transmitter to Compensate for the Crosstalk-Induced Jitter of Coupled Microstrip Lines, ., 0, 0, – (2010)
• A Crosstalk-and-ISI Equalizing Receiver in 2-Drop Single-Ended SSTL Memory Channel, ., 0, 0, – (2010)
• Digital Circuit of USB 2.0 PHY High Speed RX Interface, ., 0, 0, – (2010)
• TX Digital Circuit for USB 2.0 PHY High Speed Interface, ., 0, 0, – (2010)
• A 1 GHz ADPLL with a 1.25ps Minimum-Resolution Sub-Exponent TDC in 0.18μm CMOS, ., 0, 0, – (2010)
• A 0.12GHz-1.4GHz DLL-based clock generator with a multiplied 4-phase clock using a 0.18um CMOS process, International SoC Design Conference, 0, 0, 241-244 (2006)
• 1.2V 600-uW 단일루프 3차 구조의 Mobile Audio Sigma-Delta Modulator 설계, 대한전자공학회, 0, 0, – (2006)
• -60dB THD, 32ohm load, 0.7Vrms 출력의 저전력 CMOS class AB Stereo Audio Amplifier 설계, 대한전자공학회 2005 추계학술대회 논문집, 0, 0, 905-908 (2005)
• A Digital PWCL for Multi-Phase Clock Applications, International SoC Design Conference, 0, 0, 239-242 (2005)
• A CMOS Multi-phase Delay-Locked Loop for storage media using a 0.18-um CMOS Process, International Technical Conference on Circuits/Systems, Computers and Communications, 0, 0, 381-382 (2005)
• A 3Gb/s 8b Single-Ended Transceiver for 4-drop DRAM Interface with Digital Calibration of Equalization, Skew and Offset Coefficients, IEEE International Solid State Circuit Conference, 0, 0, 520-521 (2005)
• A 4-Gb/s Single-Ended Transmitter for DRAM Interface with Pre-Emphasis and Low Skew Multiplexing using a 0.25um CMOS Process, International SoC Design Conference, 0, 0, 514-517 (2004)
• Extraction of SPICE Parameters for Through-Hole Via Using a Regular VNA Measurement on Via-TL-Via Structure for Use in DRAM DIMM Modeling, International SoC Design Conference, 0, 0, 164-167 (2004)
• A PVT insensitive CMOS output driver with constant slew rate, IEEE AP-asic 2004, 0, 0, 116-119 (2004)
• A 2Gbps 2-Tap DFE Receiver for Multi-Drop Single-Ended Signaling Systems with Reduced Noise, IEEE International Solid State Circuit Conference, 0, 0, 244-245 (2004)
• 6bit 1.1GS/s CMOS Flash ADC, IEEK SOC Design Conference, 0, 0, 191-194 (2003)
• 다중 위상 클럭을 위한 디지털 듀티 사이클 보정 회로, IEEK SOC Design Conference, 0, 0, 36-39 (2003)
• A UTMI-Compatible Physical-Laser USB2.0 Transceiver Chip, IEEE International SoC Conference 2003, 0, 0, 309-312 (2003)
• 8-GS/s 4-비트 CMOS 타임 인터리브 플래쉬 아날로그/디지털 변환기, 한국군사과학기술학회 종합학술대회논문집, 0, 0, 405-408 (2003)
• A USB2.0 Analog Front-End Design including Output Drivers and a Transmission Envelope Detector, IDEC Conference 2003-summer, 0, 0, – (2003)
• TDR 및 NA를 이용한 Chip Pin Parasitic 추출, 대한전자공학회 03 하계종합학술대회 논문집, 0, 0, 899-902 (2003)
• A 2.2Gbps CMOS look-ahead DFE receiver for multidrop channel with pin-to-pin time skew compensation, Custom Integrated Circuits Conference, 2003. Proceedings of the IEEE 2003, 0, 0, 473-476 (2003)
• 평준화 기법을 이용한 8-비트 폴딩-인터폴레이팅 CMOS 아날로그-디지털 변환기, 한국군사과학기술학회 종합학술대회논문집, 0, 0, 655-658 (2002)
• A 1.35Gbps Decision Feedback Equalizing Receiver for the SSTL SDRAM Interface with 2X Oversampling Phase Detector for Skew Compensation between Clock and Data, IEEE ESSCIRC 2002, 0, 0, 787-790 (2002)
• A 2.2Gbps CMOS look-ahead DFE receiver for multidrop channel with pin-to-pin time skew compensation, Proceedings of the IEEE 2003, 0, 0, 473-476 (2002)
• An 8-bit 200MS/s CMOS Folding/Interpolating ADC with a Reduced Number of Preamplifiers Using an Averaging Technique, proceedings on IEEE ASIC/SOC Conference, 0, 0, 80-83 (2002)
• Implementation of a SERDES block compatible to USB2.0 Transceiver Macrocell Interface Specification, SOC Design Conference, 0, 0, – (2002)
• A 1.35Gbps Decision Feedback Equalizing Receiver for the SSTL SDRAM Interface with 2X Over-sampling Phase Detector for Skew Compensation between Clock and Data, IDEC Conference, 0, 0, – (2002)
• Charge Injection 보상회로의 비교, 대한전자공학회 2002년 하계학술대회, 0, 0, 141-141 (2002)
• Implementation of USB2.0 Transceiver Chip Operating at High and Full Speeds, IDEC Conference, 0, 0, – (2002)
• A 1.2Gbps CMOS DFE Receiver with the Extended Sampling Time Window for Application to the SSTL Channel, Symp. On VLSI Circuits, 0, 0, 92-93 (2002)
• An improved algorithm of DC operating point computation for CMOS VLSI circuit simulation with an improvement factor between 40% and 80% over commercial SPICE programs, 대한전자공학회, 0, 0, – (2002)
• ABCD matrix를 이용한 DRAM BUS 채널의 빠른 분석 방법, 한국반도체학술대회, 0, 0, – (2002)
• Adaptive Reference 기법을 이용한 DRAM 버스용 1.6Gbps CMOS 수신 회로, 한국반도체학술대회, 0, 0, – (2002)
• A High-Speed CMOS Divide-by-N Counter with Simplified Counter Flip-Flops, IDEC Conference, 0, 0, – (2001)
• An Analog Front-End USB2.0 Transceiver Chip Operating at High and Full Speeds: Design and Measurements, SOC Design Conference, 0, 0, – (2001)
• Fully on-chip 1Gb/s CMOS Open-Drain Output Driver for High-Bandwidth DRAMs, IDEC Conference, 0, 0, – (2001)
• Investigation of Charge Injection in Short Channel MOSFETs, IDEC Conference, 0, 0, – (2001)
• A Design on a 10bit-50MS/s Pipelined CMOS ADC using an Error Correction Scheme, CAD 및 VLSI 설계연구회 학술발표회, 0, 0, – (2001)
• A Design on a 10bit-50MS/s Pipelined CMOS ADC using an Error Correction Scheme, CAD 및 VLSI 설계연구회 학술발표회, 0, 0, – (2001)
• A High – Speed Sense – amplifier based flip-flop and measurements of the flip-flop delay time using a sampler circuit, IDEC Conference 2001′, 0, 0, – (2001)
• A High-Speed sense-amplifier based flip-flop and measurements of the flip-flop delay time using a sampler circuit, , 0, 0, – (2001)
• On-chip 캐패시터를 사용한 SSN과 ISI가 50%이상 감소된 500Mbps급 Full Swing CMOS Output Driver, 제 8회 반도체 학술대회, 0, 0, – (2001)
• 12비트 125KS/s의 ADC를 내장한 모터 제어용 32비트 마이크로 콘트롤러, ASIC Design Workshop 2000, 0, 0, – (2000)
• A Mixed-Mode Single-Chip Motor-Drive-Specific Microcontroller with a 12-bit 125KS/s ADC, , 0, 0, – (2000)
• Correlation between substrate noise current and SFDR of ADC in a mixed-mode 32-bit microcontroller with an on-chip 12-bit ADC, IDEC Conference 2000-summer, 0, 0, 23-26 (2000)
• A 1Gb/s CMOS Demultiplexed Data Transceiver using the Equalization Method, IDEC conference 2000′, 0, 0, – (2000)
• A Cache DRAM Macro for Merged Memory Logic, IDEC conference 2000′, 0, 0, – (2000)
• A Cache DRAM Macro for Merged Memory Logic, , 0, 0, – (2000)
• A Sense Amplifier-Based CMOS Flip-Flop with an Enhanced Output Transition Time for High-Performance Microprocessors, ICVC’99, 0, 0, – (1999)
• A High-Speed 50% Power-Saving Half-Swing clocking Scheme for Flip-Flop with Complementary Gate and Source Drive, ICVC’99, 0, 0, – (1999)
• Empirical Equations on Electrical Parameter of Coupled Microstriplines with One Side Exposed to Air, ICVC’99, 0, 0, – (1999)
• Two-phase Boosted Voltage Generator, ICVC’99, 0, 0, – (1999)
• 840 Mb/s CMOS Demultiplexed Equalizing Transceiver for DRAM-to Processor Communication, Symp. on VLSI Circuits Digest of Technical Papers, 0, 0, 23-24 (1999)
• 온도와 공급전압 변동에 둔감한 CMOS 정전류원, 제 6회 반도체 학술대회, 0, 0, – (1999)
• A 500MHz Burst Counter for High-speed Synchronous DRAMs, 제 6회 반도체 학술대회, 0, 0, – (1999)
• A single-chip 32bit Microcontroller for Motor Drivers, , 0, 0, – (1999)
• Micro-controller 내장용 Robust한 축차근사형 12-bit ADC, 제 6회 반도체 학술대회, 0, 0, – (1999)
• single-Chip 32-bit Microcontroller for Motor Drivers, 제6회 반도체 학술대회, 0, 0, – (1999)
• Two-Phase Back-Bias Generator for Low-Voltage Giga-bit DRAMs, 제 6회 반도체 학술대회, 0, 0, – (1999)
• Motor 구동용 32비트 마이크로 컨트롤러에 내장되는 IEEE 단정도 부동소수점 연산기의 셜계및 실험, 제 5회 반도체 학술대회, 0, 0, – (1998)
• Single-Chip Implementation of a 32-bit Microcontroller for Motor Drive, IEEE ASIC Conference, 0, 0, 3-6 (1998)
• A temperature and supply insensitive CMOS current reference using a squre root circuit, IEEE ICVC, 0, 0, 498-500 (1997)
• Bulk-ground DRAM cell for multi-gigabit DRAMs, IEEE ICVC, 0, 0, 504-506 (1997)
• FPGA implementation of a 32-bit Microcontroller chip for motor control, IEEE ICVC, 0, 0, 373-375 (1997)
• Investigation of requirements for high-speed DRAM interface using rambus-C as an example, IEEE ICVC, 0, 0, 118-120 (1997)
• 1Gb/s current mode bidirectional I/O buffer, Symposium on VLSI circuits, 0, 0, 121-122 (1997)
• 10 to 250MHz of Lock Range 0.4um Triple Well CMOS PLL, 제 4회 반도체 학술대회, 0, 0, – (1997)
• Design of a 1.2V 10bit Cyclic A/D Converter Using a Conventional high-threshold Digital CMOS Technology, 제3회 한국 반도체 학술 대회, 0, 0, 411-412 (1996)
• Empirical modeling of small single G-V and G-V characteristics of Twisted Nematic Liquid Crystaline Capacitor for LCD application, 제3회 한국 반도체 학술 대회, 0, 0, 193-194 (1996)
• VLSI Inplementation of CODEC Syatem for Group 4 facsimile, 제3회 한국 반도체 학술 대회, 0, 0, 425-426 (1996)
• A Large-Slew-Rate Fully Differential Folded Cascode CMOS OP AMP with Adaptive Bias, IEEE ICVC, 0, 0, 59-62 (1995)
• An Enhanced Version of SPICE3 with New DC Operating Point Computation Routines, IEEE ICVC, 0, 0, 443-446 (1995)
• 12bit CMOS A/D 변환기 칩의 설계, 제작 및 시험, 제2회 반도체 학술 대회, 0, 0, – (1995)
• 14bit self calibration CMOS A/D 변환기 칩의 설계, 제작 및 시험, 제 2회 반도체 학술 대회, 0, 0, – (1995)
• VHDL을 이용한 80C호환 마이크로콘트롤러 칩의 FPGA 구현, 제2회 반도체 학술 대회, 0, 0, – (1995)
• 축차 근사형 12비트 CMOS 아날로그-디지탈 변환기의 설계 및 시험, 제 2회 반도체 workshop, 0, 0, 157- (1994)
• A FPGA implementation of a full-digital code acquisition/tracking loop for the CDMA direct sequence spread spectrum signals, 제 2회 반도체 workshop, 0, 0, 245-247 (1994)
• VHDL을 이용한 16비트 마이크로프로세서의 FPGA 구현 및 시험, 제 2회 반도체 workshop, 0, 0, 249-250 (1994)
• A measurement-based SPICE circuit modeling of program, IEEE ICVC, 0, 0, 123-126 (1993)
• A global minimum finding SPICE model parameter extraction program using the fast simulated diffusion algorithm with application to BSIM1, BSIM3, Level3 and Gummel-Poon models, IEEE ICVC, 0, 0, 135-138 (1993)
• VLSI package 인덕턴스의 SPICE 회로 모델링, 제3회 젊은 공학도를 위한 반도체 workshop, 0, 0, 53-62 (1992)
• A charge-conserving non-quasi-static MOSFET model for SPICE transient analysis, IEEE IEDM Tech. Dig., 0, 0, 110-113 (1988)
• A charge-conserving non-quasi-static MOSFET model for SPICE transient analysis, IEEE IEDM Tech. Dig., 0, 0, 110-113 (1988)
• A non-quasi-static MOSFET model for SPICE, IEEE IEDM Tech. Dig., 0, 0, 652-655 (1987)
• A measurement based charge sheet capacitance model of short channel MOSFETs for SPICE, IEEE IEDM Tech. Dig., 0, 0, 40-43 (1986)
• CMOS 기판 노이즈 모델을 위한 Layout으로부터 1차원 substrate 저항 추출방법 및 guard ring의 효과 고찰, 대한전자공학회 2002년 하계학술대회, 0, 0, 161-164 (0000)
• A Dual-loop CMOS PLL with the Max-to-min Frequency Ratio Larger than Five Guaranteed under PVT Corners, International SoC Design Conference, 0, 0, 313-316 (0000)

• All-synthesizable 5-phase Phase-Locked Loop, ., 0, 0, – (2016)
• All-synthesizable current-mode transmitter driver for serial link interface, ., 0, 0, – (2016)
• A Reduced-Size Look-Up-Table for ADC Sample-Times of a Single-Chip Non-Uniform-Sampling Digital-Beamformer for Ultasound Medical Imaging, ., 0, 0, – (2015)
• A Mutual-Capacitive Touch Sensor ROIC Using a PLL to Reduce LCD Noise by Synchronizing ROIC TX Clock to LCD Clock, ., 0, 0, – (2015)
• A Sample Reduction Technique by Aliasing Channel Response for Fast Equalizing Transceiver Design, ., 0, 0, – (2015)
• An Approximate Condition to Avoid Reverse Leakage Current in ReRAM Crossbar Design, ., 0, 0, – (2015)
• A 35dB-Linear Variable Gain Amplifier Circuit of Digital-Beamformer for Ultrasound Medical Imaging, ., 0, 0, – (2015)
• High-speed USB 2.0 device 용 Link 및 Data Acquisition System, ., 0, 0, – (2015)
• A 29-nW bandgap reference circuit, ., 0, 0, – (2015)
• EMI issues in pseudo-differential signaling for SDRAM interface, ., 0, 0, – (2015)
• Voltage-Scalable 10-b Pipelined ADC with Current-Mode Amplifier, ., 0, 0, – (2014)
• A 5.67mW 9Gb/s DLL-Based Reference-less CDR with Pattern-Dependent Clock-Embedded Signaling for Intra-Panel Interface, ., 0, 0, – (2014)
• A 0.4 V Driving Multi-Touch Capacitive Sensor with the Driving Signal Frequency set to (n+0.5) Times the Inverse of the LCD VCOM Noise Period, ., 0, 0, – (2014)
• 수신 단 TIA 터미네이션 기법의 단일 신호선 듀오바이너리 송수신 단 회로, ., 0, 0, – (2014)
• USB 2.0 high-speed PHY interface를 위한 전송선의 Verilog modeling, ., 0, 0, – (2014)
• LCD VCOM Noise 주파수 (n+0.5) 배의 주파수를 인가 신호 주파수로 이용하는 다중 정전용량 터치 센서, ., 0, 0, – (2014)
• 오픈루프 시간차이 증폭기를 이용한 고해상도 Time-to-Digital Converter, ., 0, 0, – (2014)
• CMOS 이미지 센서 인터페이스용 Gb/s SerDes, ., 0, 0, – (2014)
• A Single-Stage 40dB-Linear Digitally-Controlled Variable Gain Amplifier for Ultrasound Analog Front End, ., 0, 0, – (2014)
• An Analog-Digital-Hybrid Single-Chip RX Beamformer with Non-Uniform Sampling for 2D-cMUT Ultrasound Imaging to Achieve Wide Dynamic Range of Delay and Small Chip Area, ., 0, 0, – (2014)
• A coefficient-error-robust FFE TX with 230% eye-variation improvement without calibration in 65nm CMOS technology, ., 0, 0, – (2014)
• A Coefficient-Error-Robust FFE TX with 230% Eye-Variation Improvement Without Calibration in 65nm CMOS Technology, ., 0, 0, – (2014)
• A 5.67mW 9Gb/s DLL-Based Reference-less CDR with Pattern-Dependent Clock-Embedded Signaling for Intra-Panel Interface, ., 0, 0, – (2014)
• A 27% Reduction in Transceiver Power for Single-Ended Point-to-Point DRAM Interface with the Termination Resistance of 4xZ0 at both TX and RX, ., 0, 0, – (2013)
• Full-speed USB 2.0 device 용 Link 및 Application layer 칩, ., 0, 0, – (2013)
• Verilog Synthesis of USB 2.0 Full-speed Device PHY IP, ., 0, 0, – (2013)
• A Power Reduction of 37% in a Differential Serial Link Transceiver by Increasing the Termination Resistance, ., 0, 0, – (2013)
• All-digital USB 2.0 device Full-speed PHY 칩, ., 0, 0, – (2013)
• High slew-rate 1.2V Class-AB OTA, ., 0, 0, – (2013)
• A Measurement-Based Time and Frequency Domain Analysis of the LCD VCOM Noise, ., 0, 0, – (2013)
• RC-dominant 채널의 간단한 전달 함수모델을 이용한 RC-dominant 인터커넥트 채널의 길이와 손실의 Trade-off 분석, ., 0, 0, – (2013)
• A Winner-Take-All Neuromorphic IC in 65nm CMOS, ., 0, 0, – (2013)
• A Neuromorphic IC with Spike-Timing-Dependent-Plasticity, ., 0, 0, – (2013)
• A 416-kS/s 12-bit Algorithmic ADC Compensating Capacitance Mismatch of MDAC in Digital Domain, ., 0, 0, – (2013)
• 델타-시그마 기법을 이용한 USB3.0 어플리케이션용 스프레드 스펙트럼 클락 생성기, ., 0, 0, – (2012)
• 저항형 센서를 위한 연관된 중복 샘플 방식의 인터페이스 회로, ., 0, 0, – (2012)
• 저항형 센서를 위한 연관된 중복 샘플 방식의 인터페이스 회로, ., 0, 0, – (2012)
• 센서 인터페이스 응용을 위한 0.5 V 100 kS/s 13b SAR A/D 변환기, ., 0, 0, – (2012)
• A Spread Spectrum Clock Generator using Phase/Frequency Boosting with a peak power reduction 14.6dB, RMS jitter 1.45ps and power 4.8mW/GHz for USB 3.0, ., 0, 0, – (2012)
• A Single-Chip Time-Interleaved 32-Channel Analog Beamformer for Ultrasound Medical Imaging, ., 0, 0, – (2012)
• An On-chip TSV Emulation Using Metal Bar Surrounded by Metal Ring to Develop Interface Circuits, ., 0, 0, – (2012)
• A Fractional-N Frequency Divider for SSCG Using a Single Dual-Modulus Integer Divider and a Phase Interpolator, ., 0, 0, – (2012)
• A 0.5V, 11.3-mW, 1-kS/s Resistive Sensor Interface Circuit with Correlated Double Sampling, ., 0, 0, – (2012)
• Micro-second 레벨의 지연시간을 가지는 Voltage Controlled Delay Line, ., 0, 0, – (2012)
• A 10-touch capacitive-touch sensor circuit with the time-domain input-node isolation, ., 0, 0, – (2012)
• NCO 용 Pulse Width Modulator 회로, ., 0, 0, – (2012)
• A 5Gb/s Single-Ended Parallel Receiver with Adaptive FEXT Cancellation, ., 0, 0, – (2012)
• An 8GB/s Quad-Skew-Cancelling Parallel Transceiver in 90nm CMOS for High-Speed DRAM Interface, ., 0, 0, – (2012)
• 공정산포 자체 보정 기능을 갖는 Winner-Take-All Neuromorphic 시스템 회로 설계, ., 0, 0, – (2011)
• Time-Interleaved Sample Clock Generator for Ultrasound Beamformer Application, ., 0, 0, – (2011)
• A Transmitter with Different Output Timing to Compensate for the Crosstalk-Induced Jitter of Coupled Microstrip Lines, ., 0, 0, – (2011)
• A High-Gain Wide-Input-Range Time Amplifier with an Open-Loop Architecture and a Gain Equal to Current Bias Ratio, ., 0, 0, – (2011)
• Digital-Domain Calibration of Split-Capacitor DAC with no Extra Calibration DAC for a Differential-Type SAR ADC, ., 0, 0, – (2011)
• A Fractional-N Frequency Divider for SSCG Using a Single Dual-Modulus Integer Divider and a Phase Interpolator, ., 0, 0, – (2011)
• 센서 인터페이스 응용을 위한 0.5 V 100 kS/s 13b SAR A/D 변환기(포스터), ., 0, 0, – (2011)
• Phase-Blender-Based FIR Noise Filtering Techniques for ΔΣ Fractional-N PLL, ., 0, 0, – (2011)
• USB 2.0 Protocol Layer의 FPGA 구현과 검증, ., 0, 0, – (2011)
• PCB상에 구현한 Mutual Capacitive 방식의 multi-Touch pad, ., 0, 0, – (2011)
• Verilog Design of Asynchronous Clock Domain Crossing Techniques in High Speed Digital Transceiver Circuits, ., 0, 0, – (2011)
• Reduction in the Peak Frequency Spectrum of Clock-Embedded Data-Signal for TFT-LCD Compared With the Regular-Clock and PRBS-Data, ., 0, 0, – (2011)
• A 0.63ps Resolution, 11b Pipeline TDC in 0.13um CMOS, ., 0, 0, – (2011)
• A 2 GHz Fractional-N Digital PLL with 1b Noise Shaping TDC, ., 0, 0, – (2011)
• 센서 인터페이스용 14비트 Cyclic ADC의 설계, ., 0, 0, – (2011)
• A 0.1-fref BW 1GHz fractional-N PLL with FIR-embedded phase-interpolator-based noise filtering, ., 0, 0, – (2011)
• A 0.7-V 233-nW Analog CMOS Front-End Circuit for Portable Heart-Rate Monitor, ., 0, 0, – (2011)
• Verilog를 이용한 USB Serial Interface Engine 설계, ., 0, 0, – (2010)
• Wide Gain Range와 dB-Linear특성을 가진 저전력 CMOS 가변 이득 증폭기, ., 0, 0, – (2010)
• A Transmitter with Different Output Timing to Compensate for the Crosstalk-Induced Jitter of Coupled Microstrip Lines, ., 0, 0, – (2010)
• A Low-EMI 2Gbps Clock-Aligned-to-Data Intra-Panel Interface (CADI) for TFT-LCD with the VSYNC-Embedded Clock and Equalization, ., 0, 0, – (2010)
• Two-coupled 마이크로스트립 라인의 SPICE RLGC 파라미터 추출, ., 0, 0, – (2010)
• 시그마-SPICE : 멀티 코어 CPU용 병렬 모드 SPICE, ., 0, 0, – (2009)
• 55% Data Rate Increase of SSTL DRAM Interface Channels by Eliminating Crosstalk-Induced Jitter, ., 0, 0, – (2009)
• An Analytic Decision Method for the Feed-forward Equalizer Tap-Coefficients at Transmitter, ., 0, 0, – (2009)
• A 5-7 Gbps Peak Detector for Serial-Link, ., 0, 0, – (2009)
• A SPICE3-based mixed-mode and parallel Monte Carlo circuit simulator, ., 0, 0, – (2009)
• A 1.3uW 0.6V 8.7-ENOB Successive Approximation ADC in a 0.18um CMOS, ., 0, 0, – (2009)
• An 11.4mW 3Gbps 0.18mm CMOS Digital Differential Transmitter with Calibrations of Termination and Pre-Driver Mismatch, ., 0, 0, – (2009)
• A 650Mb/s-to-8Gb/s Referenceless CDR Circuit with Automatic Acquisition of Data Rate, ., 0, 0, – (2009)
• A Design Guide for 3-stage CMOS Nested Gm-C Operational Amplifier with Area or Current Minimization, ., 0, 0, – (2008)
• A 1V 2.8Gbps 0.18µm CMOS Inverter-Based Digital Cifferential Transmitter with Calibrations of Termination and Misnatch, ., 0, 0, – (2008)
• A 8 GByte/s Transceiver with Current-Balanced Pseudo-Differential Signaling for Memory Interface, ., 0, 0, – (2008)
• A Transister-Based Background Self-Calibration for Reducing PVT Sensitivity with Design Example of an Adaptive Bandwidth PLL, ., 0, 0, – (2008)
• A Low-Voltage OP Amp with Digitally Controlled Algorithmic Approximation, ., 0, 0, – (2008)
• SRAM Defective Cell Model at Subthreshold Retention Fail, ., 0, 0, – (2008)
• A Time-Domain Analytic Equation of Supply Voltage Drop in CMOS Output Drivers, ., 0, 0, – (2008)
• A 480MHz 5-phase digital DLL using current controlled delay line, ., 0, 0, – (2008)
• A 1.2V 7-bit 1GS/s CMOS Flash ADC with Cascaded Voting and Offset Calibration, ., 0, 0, – (2008)
• A 3.2Gb/s 8b Single-Ended Integrating DFE RX for 2-Drop DRAM Interface with Internal Reference Voltage and Digital Calibration, ., 0, 0, – (2008)
• A 5Gb/s 16-bit Transmitter with Segmented Group-Inversion Encoding, ., 0, 0, – (2007)
• A-40-to-800MHz Locking Multi-Phase DLL, ., 0, 0, – (2007)
• A Single BSIM3 MOSFET Model Parameter Set for All Ranges of L, W, and Temperature, 제 14회 반도체 학술 대회, 0, 0, – (0000)
• A Serpentine Guard Trace to Reduce Far-end Crosstalk and Even-Odd Mode Velocity Mismatch of Microstrip Lines by More than 40%, ECTC, 0, 0, – (0000)
• An All-Digital 90-Degree Phase-Shift DLL with Loop-Embedded DCC for 1.6Gbps DDR Interface, CICC2007, 0, 0, – (0000)
• A Serpentine Guard Trace to Reduce the Far-end Crosstalk Induced Jitter of Parallel Microstrip Lines, ISOCC, 0, 0, – (0000)
• A 1.2V 7-bit 1GS/s CMOS Flash ADC with Cascaded Voting and Offset Calibration, 제 15회 반도체 학술 대회, 0, 0, – (0000)
• A 480MHz 5-phase digital DLL using current controlled delay line, 제 15회 반도체 학술 대회, 0, 0, – (0000)
• A Time-Domain Analytic Equation of Supply Voltage Drop in CMOS Output Drivers, 제 15회 반도체 학술 대회, 0, 0, – (0000)
• SRAM Defective Cell Model at Subthreshold Retention Fail, 제 15회 반도체 학술 대회, 0, 0, – (0000)
• A Low-Voltage OP Amp with Digitally Controlled Algorithmic Approximation, IEEE Custom Integrated Circuits Conference, 0, 0, – (0000)
• A 4Gbps 3-bit parallel Transmitter with the Crosstalk-Induced Jitter Compensation using TX Data Timing Control, IEEE Asian Solid-State Circuits Conference, 0, 0, – (0000)
• A 8 GByte/s Transceiver with Current-Balanced Pseudo-Differential Signaling for Memory Interface, IEEE Asian Solid-State Circuits Conference, 0, 0, – (0000)
• A Transister-Based Background Self-Calibration for Reducing PVT Sensitivity with Design Example of an Adaptive Bandwidth PLL, IEEE Asian Solod-State Circuits Conference, 0, 0, – (0000)
• A 1V 2.8Gbps 0.18?m CMOS Inverter-Based Digital Cifferential Transmitter with Calibrations of Termination and Misnatch, International SoC Conference, 0, 0, – (0000)
• A Design Guide for 3-stage CMOS Nested Gm-C Operational Amplifier with Area or Current Minimization, International SoC Design Conference (ISOCC), 0, 0, – (0000)

• CMOS 아날로그 집적회로설계(상)(제2판), 시그마프레스, , 박홍준 (2010)
• CMOS 아날로그 집적회로 설계(하)(제2판), 시그마프레스, , 박홍준 (2010)
• CMOS 아날로그 집적회로설계 (상), 시그마프레스, , 박홍준 (2010)
• CMOS 아날로그 집적회로설계 (하), 시그마프레스, , 박홍준 (2010)
• CMOS 디지털 집적회로 설계(개정판), 홍릉과학출판사, , 박홍준 (2008)
• CMOS 디지털 집적회로 설계 (841 페이지), 대영사, 841, 박홍준 (2002)
• CMOS 아날로그 집적회로 설계,하, 시그마 프레스, 589-1205, 박홍준 (1999)
• CMOS 아날로그 집적회로 설계 상,, 시그마 프레스, 586, 박홍준 (1999)

• 고속 DRAM I/O INTERFACE 연구, [삭제]삼성전자(주)기흥공장 (2001-2002)
• 18BIT 96KHZ 시그마 델타 아날로그 모듈레이터 개발, (주)펄서스테크놀러지서울지 (2001-2002)
• 고속 DRAM I/O INTERFACE 연구, [삭제]삼성전자(주)기흥공장 (2002-2003)
• 고속 DRAM I/O INTERFACE : 회로설계 및 신호보전성 연구, [삭제]삼성전자(주)기흥공장 (2003-2004)
• CMOS SOC설계를 위한 노이즈 감소 기법 연구, (주)하이닉스반도체 (2000-2001)
• 고속 그래픽 메모리 인터페이스 회로설계 기법 연구, (주)하이닉스반도체 (2001-2002)
• 고속 그래픽 메모리 인터페이스 회로설계 기법 연구, (주)하이닉스반도체 (2002-2003)
• CMOS SOC기술 구현을 위한 실리콘 기판(SUBSTRATE)노이즈의 측정,SPICE M, 국방과학연구소 (2000-2001)
• CMOS SOC 기술구현을 위한 실리콘기판(SUBSTRATE)노이즈 측정,SPICCE MO, 한양대학교 (2001-2002)
• EML INTERFACE를 위한 채널 개발, 한양대학교 (2001-2002)
• EML INTERFACE를 위한 채널 개발, 한양대학교 (2002-2003)
• APPLICATION SPECIFIC EMBEDDED MEMORY LOGIC 설계기술개발, 한양대학교 (2000-2001)
• 고속 DRAM 버스 인터페이스 설계기술 계발, 한양대학교 (2001-2002)
• 고속 DRAM버스 인터페이스 설계 기술개발, 한양대학교 (2002-2003)
• DVD 레코더용 DLL 구조 개발, [삭제]엘지전자(주)엘지전자기술원 (2002-2003)
• 이퀄라이징 기법을 이용한 데이터와 클럭의 스큐를 보상하는 수신기, 삼성전자(주) (2003-2004)
• 고속 DRAM I/O INTERFACE :회로설계 및 신호보전성 연구, [삭제]삼성전자(주)기흥공장 (2004-2005)
• BD용 WOBBLE DLL 및 SYSTEM PLL ANALOG IP 개발, [삭제]엘지전자(주)엘지전자기술원 (2004-2005)
• 차동 방식의 1.2V 4GBPS 병렬 DRIVER와 RECEIVER 회로, (주)하이닉스반도체 (2005-2006)
• SIGNAL INTERGRITY 관련 연구, (주)하이닉스반도체 (2004-2005)
• USB 2.0 PHY CHIP 설계, 슬림텍주식회사 (2004-2004)
• 7비트 1GS/S CMOS FLASH ADC 칩 개발, [삭제]삼성전자(주)기흥공장 (2004-2005)
• STEREO AUDIO 용 시그마 델타 ADC 아날로그 회로 개발, (주)펄서스테크놀러지서울지 (2005-2006)
• 프린터 CONTROLLER 보드의 고속 신호 보전성 연구, 삼성전자(주) (2005-2005)
• 고속 DRAM I/O INTERFACE :회로설계 및 신호보전성 연구, [삭제]삼성전자(주)기흥공장 (2005-2006)
• 80MA ACTIVE 50UA STAND-BY 전력소모를 갖는 UTMI호환 USB2.0 P, 한국과학기술기획평가원 (2003-2004)
• 80MA ACTIVE 50UA 전력소모를 갖는 UTMI호환 USB2.0 PHY IP개발, (사)한국반도체연구조합 (2004-2005)
• 10G MIXEDMODE 설계를 위한 실리콘 기판 잡음 회로모델, 한국전자통신연구원 (2004-2005)
• 고속 DRAM 버스 인터페이스 설계기술 개발, 한국과학기술기획평가원 (2003-2004)
• 고속 DRAM 버스 인터페이스 설계기술 개발, 한국과학기술기획평가원 (2004-2005)
• 1NO03047 이월과제, 한국과학기술기획평가원 (2004-2005)
• 1NO04042 이월과제, 한국과학기술기획평가원 (2005-2006)
• 고속 DRAM 버스 인터페이스 설계기술 개발, 한국과학재단 (2005-2006)
• 개인장비 운영경비 적립액, 포항공과대학교 (2003-2016)
• 인건비풀링과제, 포항공과대학교 (2006-2015)
• 자체연구개발과제, 포항공과대학교 (2006-2016)
• 90° PHASE SHIFT용 DIGITAL DLL 개발, [삭제]삼성전자(주)기흥공장 (2006-2006)
• 고속 DRAM I/O 인터페이스: 회로설계 및 신호보전성 연구, [삭제]삼성전자(주)기흥공장 (2006-2007)
• 모바일 응용을 위한 저전력 UTMI+ LEVEL 1 USB 2.0 OTG PHY IP 개발, (사)한국반도체연구조합 (2005-2006)
• 모바일 응용을 위한 저전력 UTMI+ LEVEL 1 USB 2.0 OTG PHY IP 개발, (사)한국반도체연구조합 (2006-2007)
• CROSSTALK 보상 HIGH SPEED I/O 회로설계 연구, (주)하이닉스반도체 (2007-2008)
• PCI EXPRESS ENDPOINT 1.0A PHY, USB 2.0 OTG PHY, 전자부품연구원 (2007-2008)
• CROSSTALK 보상 HIGH SPEED I/O 회로설계 연구, (주)하이닉스반도체 (2008-2009)
• 45NM공정의 PVT 변동을 보상하기 위한 ION/IOFF MONITOR 및 BODY BIAS GENERATOR IP 개발, 삼성전자(주) (2008-2008)
• 나노-CMOS 아날로그 회로의 통계적 변화에 둔감한 설계 기법, 한국과학재단 (2008-2009)
• PCI EXPRESS ENDPOINT 1.0A PHY, USB2.0 OTG PHY, 전자부품연구원 (2008-2009)
• 고속 DRAM I/O 인터페이스: CROSSTALK 보상 기능을 가지는 2-DROP 4GBPS 메모리 인터페이스, 삼성전자(주) (2008-2009)
• SPRC 부서운영비, 삼성전자(주) (2008-2009)
• 나노-CMOS 아날로그 회로의 통계적 변화에 둔감한 설계 기법, 한국과학재단 (2009-2010)
• (학생)인건비풀링과제, 포항공대산학협력단 (2009-2020)
• POINT-TO-POINT SERIAL INTERFACE PROTOCOL 개발, 엘지디스플레이(주) (2008-2009)
• CROSSTALK 보상 HIGH SPEED I/O 회로설계 연구, (주)하이닉스반도체 (2009-2010)
• 나노-CMOS 아날로그 회로의 통계적 변화에 둔감한 설계 기법, 재단법인한국연구재단 (2010-2011)
• 고속 DRAM I/O 인터페이스: CROSSTALK 보상 기능을 가지는 4GBPS메모리 인터페이스, 삼성전자(주) (2010-2011)
• SPRC 부서운영비, 삼성전자(주) (2010-2011)
• LOW VDD 대응을 위한 BUFFER/DRIVER 개발, (주)하이닉스반도체 (2010-2011)
• 인트라-인터페이스 용 3GBPS 전송로 연구, 엘지디스플레이(주) (2010-2010)
• DISPLAY-RADIATED NOISE FREE MULTI-TOUCH READ-OUT IC 구조 연구, 엘지디스플레이(주) (2010-2011)
• 비전임 석학교수 재임용 지원(전자,김용민/1-1차), 포항공과대학교 (2011-2011)
• 비전임 석학교수 재임용 연구비 지원(전자,김용민-2), 포항공과대학교 (2011-2012)
• EMI가 작은 고속 디지털 영상신호 인터페이스 용 송수신기 칩 개발, 재단법인한국연구재단 (2011-2012)
• LOW VDD 대응을 위한 BUFFER/DRIVER 개발, 에스케이하이닉스 주식회사 (2011-2012)
• 3.2GBPS, LOW POWER DLL/DCC FOR DDR4, 에스케이하이닉스 주식회사 (2011-2012)
• 2D CMUT 어레이를 이용한 실시간 3D 초음파 플랫폼 개발을 위한 64 채널(8 X 8) 수신단 아날로그 빔포머, 삼성전자(주) (2011-2012)
• SPRC 부서운영비, 삼성전자(주) (2011-2012)
• 3D-TSV DRAM 칩 내부의 인터페이스 회로 연구, 삼성전자(주) (2011-2012)
• 5GBPS급 USB3.0 슈퍼 스피드 인터페이스 기술 개발 및 이를 적용한 USB3.0 플래시 드라이브 SOC 개발, 주식회사 피코씨이엘 (2011-2012)
• 스마트폰 및 스마트 TV용 SOC를 위한 아날로그 및 인터페이스 IP 개발, 한국산업기술평가관리원 (2011-2012)
• 관상동맥질환의 조기진단장치용 기반기술 개발(1), 포항공대산학협력단 (2011-2012)
• EMI가 작은 고속 디지털 영상신호 인터페이스 용 송수신기 칩 개발, 재단법인한국연구재단 (2012-2013)
• SPRC 부서운영비(3차년도), 삼성전자(주) (2012-2013)
• LOW POWER SIGNALING, 삼성전자(주) (2012-2013)
• 스마트폰 및 스마트 TV용 SOC를 위한 아날로그 및 인터페이스 IP 개발(2차년도), 한국산업기술평가관리원 (2012-2013)
• LOW POWER HIGH SPEED SIGNALING SOLUTION 개발, 에스케이하이닉스 주식회사 (2012-2014)
• 4.6752_1차년도 이월과제, 재단법인한국연구재단 (2012-2013)
• 5GBPS급 USB3.0 슈퍼 스피드 인터페이스 기술 개발 및 이를 적용한 USB3.0 플래시 드라이브 SOC 개발(2차년도), 주식회사 피코씨이엘 (2012-2013)
• 5GBPS급 USB3.0 슈퍼 스피드 인터페이스 기술 개발 및 이를 적용한 USB3.0 플래시 드라이브 SOC 개발, 주식회사 피코씨이엘 (2012-2013)
• 관상동맥질환의 조기진단장치용 기반기술 개발, 포항공대산학협력단 (2013-2013)
• 스마트폰 및 스마트 TV용 SOC를 위한 아날로그 및 인터페이스 IP 개발(3차년도), 한국산업기술평가관리원 (2013-2014)
• EMI가 작은 고속 디지털 영상신호 인터페이스 용 송수신기 칩 개발, 재단법인한국연구재단 (2013-2014)
• HYBRID BEAMFORMER ASIC 개발, 삼성전자(주) (2013-2014)
• SPRC 산학협력과제(4차년도), 삼성전자(주) (2013-2014)
• SPRC 부서운영비(4차년도), 삼성전자(주) (2013-2014)
• SPRC 산학협력과제(5차년도), 삼성전자(주) (2014-2016)
• 박쥐/돌고래를 모사한 초음파 고해상도 3D 영상획득용 ASIC 칩 개발, 재단법인한국연구재단 (2014-2015)
• LOW-POWER HIGH-SPEED SIGNALING SOLUTION 개발, 에스케이하이닉스 주식회사 (2014-2015)
• 자체연구개발과제[2015년 신설], 포항공과대학교 (2015-2022)
• LOW-POWER LOW-SWING MOBILE DRAM INTERFACE CIRCUIT WITH LOW SUPPLY VOLTAGE, 삼성전자(주) (2015-2016)
• [AP_TP과제]개인음향증폭기용 빔포밍 알고리즘 개발 및 ASIC 칩 설계 제작, (재)포항산업과학연구원 (2015-2016)

• 박홍준,심재윤, PHOEMICS, 한국, 95-01-12-1876 (PR19)
• 성기환,박홍준, All synthesizable current mode transmitter driver, 한국, 0002518 (LO20)
• 성기환,박홍준, All synthesizable USB2.0 PHY, 한국, 0002522 (LO20)
• 박홍준,이수민, Single-Ended Duobinary Transceiver for Memory IO (메모리 IO를 위한 듀오바이너리 단일신호 전송용 송수신단 회로), 한국, 0002455 (LO20)
• 박홍준,이수민, Single-Ended Transceiver for Memory IO (메모리 IO를 위한 단일신호 전송용 송수신단 회로), 한국, 0002454 (LO20)
• 박홍준,최영호, USB3.0 TX PHY IP (유에스비3.0 송신단 물리계층 아이피), 한국, 0002453 (LO20)
• 박홍준,김윤지, 초음파 영상 기기를 위한 64CH Digital Beamformer, 한국, 0002451 (LO20)
• 여동희,박홍준, Touch Sensor Readout IC, 한국, 0002452 (LO20)
• 박홍준,권혜정, differential time amplifier, 한국, 0002446 (LO20)
• 박홍준,권혜정, high resolution TDC, 한국, 0002445 (LO20)
• 성기환,박홍준, USB 3.0 PHY, 한국, 0002448 (LO20)
• 박홍준,성기환, All Digital Synthesizable CDR and USB2.0 PHY Digital, 한국, 0002447 (LO20)
• 박홍준,성기환, All Digital Synthesizable Phase Locked Loop, 한국, 0002449 (LO20)
• 박홍준,성기환, Low Power USB2.0 PHY, 한국, 0002450 (LO20)
• 전성환,박홍준, USB3.0을 위한 스프레드 스펙트럼 클럭 발생회로, 한국, 0002073 (LO20)
• 전성환,박홍준, USB3.0을 위한 스프레드 스펙트럼 클럭 발생회로, 한국, 0002073 (LO20)
• 전성환,박홍준, 0.18um CMOS공정을 사용한 USB 2.0을 위한 5-phase 480MHz PLL, 한국, 0002072 (LO20)
• 전성환,박홍준, USB 2.0을 위한 5-Phase 480MHz PLL, 한국, 0002033 (LO20)
• 전성환,박홍준, USB 2.0을 위한 5-Phase 480MHz PLL, 한국, 0002033 (LO20)
• 전성환,박홍준, 0.18um CMOS공정을 사용한 USB 2.0을 위한 5-phase 480MHz PLL, 한국, 0002072 (LO20)
• 박홍준,이수민,김용주,정해강, 데이터 송신장치, 데이터 수신장치, 데이터 송수신 시스템, 중국, 201610812712.2 (2016)
• 박홍준,이수민,김용주,정해강, 데이터 송신장치, 데이터 수신장치, 데이터 송수신 시스템, USA, 15/245,514 (2016)
• 박홍준,조성은,성기환,이원철,노현규,목임수, 스마트폰 기반의 보청기, 한국, 10-2016-0153925 (2016)
• 박홍준,이원철,성기환,노현규,박재현, 스마트폰용 센서 데이터 획득장치, 한국, 10-2016-0092932 (2016)
• 박홍준,여동희,장영재,조성은,정경원, 초음파를 이용한 특정 가청구역 마이크로폰, USA, 15/070,569 (2016)
• 박홍준,여동희,장영재,조성은,정경원, 초음파를 이용한 특정 가청구역 마이크로폰, 한국, 10-2015-0186081 (2015)
• 박홍준,여동희,장영재,조성은,정경원, 초음파를 이용한 특정 가청구역 마이크로폰, 한국, 10-2015-0186081 (2015)
• 박홍준,조성은,여동희,장영재,노현규,박상후, 스마트폰에 부착된 보청기 또는 개인음향증폭장치, USA, 14/795,266 (2015)
• 박홍준,조성은,여동희,장영재,노현규,박상후, 스마트폰에 부착된 보청기 또는 개인음향증폭장치, USA, 14/795,266 (2015)
• 박홍준,이수민,김용주,정해강, 데이터 송신장치, 데이터 수신장치, 데이터 송수신 시스템, 한국, 10-2015-0133522 (2015)
• 박홍준,노현규,여동희,장영재,조성은,박상후, 밴드 형태의 방향성 보청기, 한국, 10-2015-0084747 (2015)
• 박홍준,조성은,여동희,장영재,노현규,박상후, 휴대용 전자장치에 결합된 보청기, 한국, 10-2015-0023394 (2015)
• 박홍준,조성은,여동희,장영재,노현규,박상후, 휴대용 전자장치에 결합된 보청기, 한국, 10-2015-0023394 (2015)
• 박홍준,조성은,엄지용, 단일 칩 형태의 초음파 영상기기용 수신단 회로, 한국, 10-2015-0002237 (2014)
• 박홍준,조성은,엄지용, 단일 칩 형태의 초음파 영상기기용 수신단 회로, 한국, 10-2015-0002237 (2014)
• 박홍준,성기환,권혜정, 외부 클락신호를 사용하지 않는 직렬 데이터 통신용 디바이스 PHY, 한국, 10-2014-0185920 (2014)
• 박홍준,성기환,권혜정, 외부 클락신호를 사용하지 않는 직렬 데이터 통신용 디바이스 PHY, 한국, 10-2014-0185920 (2014)
• 박홍준,이재승,이상수,권혜정,여동희,조준호, 정전식 터치센서, USA, 14/374,462 (2014)
• 박홍준,이재승,이상수,권혜정,여동희,조준호, 정전식 터치센서, USA, 14/374,462 (2014)
• 박홍준,성기환, 유에스비 주변 장치 및 그의 송신 전력 감소 방법, 중국, 201280046227.9 (2014)
• 박홍준,성기환, 유에스비 주변 장치 및 그의 송신 전력 감소 방법, 중국, 201280046227.9 (2014)
• 박홍준,성기환, 유에스비 주변 장치 및 그의 송신 전력 감소 방법, 일본, 2014-531722 (2014)
• 박홍준,성기환, 유에스비 주변 장치 및 그의 송신 전력 감소 방법, 일본, 2014-531722 (2014)
• 박홍준,성기환, 유에스비 주변 장치 및 그의 송신 전력 감소 방법, USA, 14/346,641 (2014)
• 박홍준,성기환, 유에스비 주변 장치 및 그의 송신 전력 감소 방법, USA, 14/346,641 (2014)
• 박홍준,임지훈, 듀티 싸이클 보정기능이 루프 내에 내장된 지연고정루프, 한국, 10-2012-0071347 (2013)
• 박홍준,임지훈, 다단 위상믹서 회로, 한국, 10-2012-0071362 (2013)
• 박홍준,이수민,김종훈, 저전력 고속의 송수신 장치, 독일, 112011105540.4 (2013)
• 박홍준,이수민,김종훈, 저전력 고속의 송수신 장치, 중국, 201180072937.4 (2013)
• 박홍준,이수민,김종훈, 저전력 고속의 송수신 장치, 중국, 201180072937.4 (2013)
• 박홍준,이수민,김종훈, 저전력 고속의 송수신 장치, 일본, 2014-525909 (2013)
• 박홍준,이수민,김종훈, 저전력 고속의 송수신 장치, 일본, 2014-525909 (2013)
• 박홍준,이수민,김종훈, 저전력 고속의 송수신 장치, USA, 14/239,535 (2013)
• 박홍준,이수민,김종훈, 저전력 고속의 송수신 장치, USA, 14/239,535 (2013)
• 박홍준,이상수,이재승,여동희, 센싱 장치, 독일, 112013005869.3 (2013)
• 박홍준,이상수,이재승,여동희, 센싱 장치, 중국, 201380003137.6 (2013)
• 박홍준,이상수,이재승,여동희, 센싱 장치, 일본, 2014-551217 (2013)
• 박홍준,이상수,이재승,여동희, 센싱 장치, 일본, 2014-551217 (2013)
• 박홍준,이상수,이재승,여동희, 센싱 장치, USA, 14/346,230 (2013)
• 박홍준,이상수,이재승,여동희, 센싱 장치, -, PCT/KR2013/0111 (2013)
• 박홍준,이상수,이재승,여동희, 센싱 장치, 한국, 10-2012-0140712 (2012)
• 박홍준,이상수,이재승,여동희, 센싱 장치, 한국, 10-2012-0140712 (2012)
• 박홍준,이상수,이재승,여동희, 피드백을 이용한 구동신호 변화로 출력 노이즈를 감소시키는 센서회로, 한국, 10-2012-0140712 (2012)
• 박홍준,성기환, 유에스비 주변 장치 및 그의 송신 전력 감소 방법, -, PCT/KR2012/0075 (2012)
• 박홍준,김재환,엄지용, 초음파 진단 장치의 아날로그 빔포머, USA, 13/620,128 (2012)
• 박홍준,김재환,엄지용, 초음파 진단 장치의 아날로그 빔포머, USA, 13/620128 (2012)
• 박홍준,김재환,엄지용, 초음파 진단 장치의 아날로그 빔포머, 독일, 102012017754.2 (2012)
• 박홍준,전성환, 고속 시리얼 통신을 위한 스퀄치 신호 감지 회로, USA, 13/519,316 (2012)
• 박홍준,전성환, 고속 시리얼 통신을 위한 스퀄치 신호 감지 회로, USA, 13/519,316 (2012)
• 박홍준,권혜정, 슬루 레이트 제어를 이용한 시간차이증폭기 및 시간차이증폭방법, 대만, 101117133 (2012)
• 권혜정,박홍준, 슬루 레이트 제어를 이용한 시간차이증폭기 및 시간차이증폭방법, 대만, 101117133 (2012)
• 박홍준,권혜정, 슬루 레이트 제어를 이용한 시간차이증폭기 및 시간차이증폭방법, 일본, 2012-110883 (2012)
• 권혜정,박홍준, 슬루 레이트 제어를 이용한 시간차이증폭기 및 시간차이증폭방법, 일본, 2012110883 (2012)
• 박홍준,권혜정, 슬루 레이트 제어를 이용한 시간차이증폭기 및 시간차이증폭방법, USA, 13/536925 (2012)
• 박홍준,권혜정, 슬루 레이트 제어를 이용한 시간차이증폭기 및 시간차이증폭방법, USA, 13/536925 (2012)
• 박홍준,이재승,이상수,권혜정,여동희,조준호, 정전식 터치센서, -, PCT/KR2012/0019 (2012)
• 박홍준,조준호,이재승,여동희,이상수,권혜정, 정전식 터치센서, 한국, 10-2012-0006518 (2012)
• 박홍준,조준호,이재승,여동희,이상수,권혜정, 정전식 터치센서, 한국, 10-2012-0006518 (2012)
• 박홍준,권혜정, 슬루 레이트 제어를 이용한 시간차이증폭기 및 시간차이 증폭방법, 한국, 10-2012-0029860 (2011)
• 박홍준,권혜정, 슬루 레이트 제어를 이용한 시간차이증폭기 및 시간차이증폭방법, 한국, 10-2012-0029860 (2011)
• 박홍준,이수민,김종훈, 저전력 고속의 송수신 장치, -, PCT/KR2011/0096 (2011)
• 박홍준,이수민,김종훈, 저전력 고속의 송수신 장치, PCT, PCT/KR2011/0096 (2011)
• 박홍준,이재승,여동희,이상수,조준호, 평판디스플레이의 자체 생성 노이즈에 둔감한 상호 정전용량 측정방식 터치센서, 한국, 10-2011-0108139 (2011)
• 박홍준,성기환, 유에스비 주변 장치 및 그의 송신 전력 감소 방법, 한국, 10-2011-0095443 (2011)
• 박홍준,성기환, 유에스비 주변 장치 및 그의 송신 전력 감소 방법, 한국, 10-2011-0095443 (2011)
• 박홍준,엄지용,김재환, 초음파 진단 장치의 아날로그 빔포머, 한국, 10-2011-0095906 (2011)
• 박홍준,엄지용,김재환, 초음파 진단 장치의 아날로그 빔포머, 한국, 10-2011-0095906 (2011)
• 박홍준,김종훈,이수민, 저전력 고속의 송수신 장치, 한국, 10-2011-0082933 (2011)
• 박홍준,김종훈,이수민, 저전력 고속의 송수신 장치, 한국, 10-2011-0082933 (2011)
• 박홍준,정해강, 종단누화잡음의 반전된 형태를 더해주는 방식으로 누화잡음의 영향을 보상하는 송신단 회로, USA, 13/166,452 (2011)
• 박홍준,정해강, 종단누화잡음의 반전된 형태를 더해주는 방식으로 누화잡음의 영향을 보상하는 송신단 회로, USA, 13/166,452 (2011)
• 박홍준,정해강, 종단누화잡음의 반전된 형태를 더해주는 방식으로 누화잡음의 영향을 보상하는 송신단 회로, USA, 131166452 (2011)
• 박홍준,권혜정, LCD intra-panel 인터페이스를 위한 Low-EMI 디지털 영상 신호 전송 기법, 한국, 10-2011-0082461 (2011)
• 박홍준,권혜정, EMI 감소를 위한 액정 표시 장치 및 내부 패널 인터페이스 장치, 한국, 10-2011-0082461 (2011)
• 박홍준,전성환, 고속 시리얼 통신을 위한 스퀄치 신호 감지 회로, -, PCT/KR2010/0089 (2010)
• 박홍준,정해강,이경호,김종삼, 데이터 전송회로 및 그 방법, 한국, 10-2008-0052778 (2010)
• 박홍준,이재승, 영상 디스플레이 장치용 간단한 원격 터치 장치, 한국, 10-2010-0108207 (2010)
• 박홍준,이경호,심재윤,이선규, 수신단 누화잡음을 줄이는 수직 돌기 추가 마이크로 스트립 전송선, USA, 12/673747 (2010)
• 박홍준,이경호,심재윤,이선규, 수신단 누화잡음을 줄이는 수직 돌기 추가 마이크로 스트립 전송선, USA, 12/673747 (2010)
• 박홍준,이경호,심재윤,이선규, 수신단 누화잡음을 줄이는 수직 돌기 추가 마이크로 스트립 전송선, USA, 12/673,747 (2010)
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• 박홍준,이철희, 온도 보상형 정전류원 회로, USA, 08/891,154 (1992)
• 박홍준,이철희, 온도 보상형 정전류원 회로, 한국, 10-1996-0027729 (1992)
• 박홍준,심재윤, 완전자동 폴디드 캐스코드 씨모오스 오피앰프회로에 결합되는 적응 바이어스 회로, USA, 08/626,817 (1992)
• 박홍준,심재윤, 적응 바이어서 회로 및 공통 모드 궤환 회로를 갖는 완전자동 폴디드 캐스코드 씨모오스 오피 앰프 회로, 한국, 10-1995-0007824 (1992)